2강. 반도체 미세화의 역사: 1μm에서 3nm·2nm까지

반도체 미세화의 역사

반도체 산업의 발전을 이야기할 때 빠지지 않는 개념이 무어의 법칙(Moore’s Law)​입니다. 1965년 인텔의 공동 창업자인 고든 무어(Gordon Moore)는 집적회로에 들어가는 부품의 수가 시간이 지나면서 빠르게 증가할 것이라는 전망을 제시했습니다. 당시 발표된 글은 이후 반도체 산업의 기술 발전 방향을 설명하는 대표적인 기준이 됐습니다.

이후 반도체 제조 기술은 마이크로미터(μm) → 100nm → 45nm → 14nm → 7nm → 5nm → 3nm → 2nm​로 발전했습니다. 그러나 이 과정은 단순히 숫자를 줄이는 경쟁이 아니었습니다. 트랜지스터가 작아질수록 전류를 제대로 제어하기 어려워졌고, 누설전류와 발열, 전력 문제도 커졌기 때문입니다. 결국 반도체 업계는 평면형 트랜지스터에서 FinFET, 그리고 GAA(Gate-All-Around) 구조로 트랜지스터 자체의 모양을 바꾸게 됐습니다.

1. 마이크로미터(μm) 시대: 평면형 트랜지스터의 시작

무어의 법칙 : 트랜지스터 집적도는 약 2년마다 두 배로 증가한다.

초기의 CMOS 반도체는 오늘날과 비교하면 상당히 큰 크기의 트랜지스터를 사용했습니다. 1970~1980년대의 반도체 공정에서는 마이크로미터 단위의 선폭이 중요한 기술 지표였으며, 트랜지스터는 실리콘 기판 위에 게이트와 소스, 드레인을 평면 형태로 배치하는 Planar 구조가 일반적이었습니다.

CMOS는 서로 다른 극성의 MOSFET인 NMOS와 PMOS를 조합해 논리회로를 구성하는 기술입니다. CMOS의 가장 큰 장점 중 하나는 논리 상태가 유지되는 동안 정적 전력 소모가 낮다는 것입니다. 이 때문에 CMOS는 마이크로프로세서와 메모리 등 디지털 반도체의 핵심 기술로 자리 잡았습니다.

반도체 제조기술이 발전하면서 포토리소그래피와 식각 기술도 함께 정밀해졌고, 트랜지스터를 더 작은 공간에 더 많이 배치할 수 있게 됐습니다.

2. 100nm에서 45nm까지: 미세화가 빨라지면서 새로운 문제가 나타나다

반도체 공정은 2000년대에 들어서면서 180nm, 130nm, 90nm, 65nm, 45nm 등으로 빠르게 미세화됐습니다.

하지만 트랜지스터가 작아지면서 새로운 문제가 나타났습니다.

대표적인 문제가 누설전류(Leakage Current)​입니다.

트랜지스터의 크기가 작아질수록 게이트가 채널의 전류를 완벽하게 차단하기 어려워집니다. 전류가 의도하지 않은 방향으로 흐르면서 전력 소모와 발열이 증가할 수 있습니다.

또한 게이트 길이가 짧아지면서 단채널 효과(Short-Channel Effect)​가 심해졌습니다. 트랜지스터가 너무 작아지면 게이트가 채널을 충분히 제어하지 못하게 되는 것입니다.

Nature의 반도체 소자 연구에서도 트랜지스터가 지속적으로 작아지면서 기존 MOSFET의 전기적 특성이 악화되고, 단순한 평면형 구조만으로는 계속된 미세화를 유지하기 어려워졌다는 점이 지적됐습니다.

따라서 반도체 업계는 단순히 선폭을 줄이는 것에서 벗어나 트랜지스터의 구조 자체를 바꾸는 방법을 찾기 시작했습니다.

3. 14nm에서 7nm까지: FinFET의 등장

이러한 한계를 해결하기 위해 등장한 기술이 FinFET(Fin Field-Effect Transistor)​입니다.

FinFET은 이름 그대로 채널이 물고기 지느러미(Fin)처럼 위로 솟아 있는 3차원 구조를 갖습니다.

평면형 트랜지스터에서는 게이트가 채널의 한쪽 면을 제어합니다. 하지만 FinFET에서는 게이트가 세로로 솟은 채널의 여러 면을 감싸면서 채널을 더욱 강하게 제어할 수 있습니다.

이 구조가 중요한 이유는 트랜지스터가 작아져도 게이트의 전기적 제어 능력을 유지할 수 있기 때문입니다.

FinFET은 22nm 세대부터 본격적으로 연구·적용됐고, 이후 14nm, 10nm, 7nm 등 첨단 CMOS 공정에서 핵심적인 트랜지스터 구조로 발전했습니다. 삼성 역시 14nm 공정에서 3차원 FinFET 기술을 적용했으며, 이후 5nm까지 FinFET 기반 공정을 발전시켰습니다.

하지만 FinFET에도 한계가 나타나기 시작했습니다.

채널을 더 얇게 만들거나 Fin의 폭을 계속 줄이면 제조가 어려워지고 전류 제어에도 문제가 생깁니다. Nature Electronics는 이러한 이유로 더 작은 노드에서는 FinFET을 대신해 채널을 게이트가 사방에서 감싸는 GAA 구조가 중요해질 것으로 설명했습니다.

4. 5nm에서 3nm까지: GAA와 나노시트의 등장

5nm와 3nm 세대에 들어서면서 반도체 기술의 중요한 변화가 나타났습니다.

바로 GAA(Gate-All-Around) 트랜지스터입니다.

GAA는 이름 그대로 게이트가 채널을 사방에서 감싸는 구조입니다.

FinFET에서는 게이트가 채널의 세 면을 중심으로 제어하지만, GAA에서는 채널 전체를 게이트가 둘러싸기 때문에 전류를 더욱 정밀하게 제어할 수 있습니다.

특히 GAA에서는 나노시트(Nanosheet) 또는 나노리본 형태의 얇은 실리콘 채널을 여러 층으로 구성할 수 있습니다.

이러한 구조는 미세화 과정에서 중요한 장점을 제공합니다. 채널 폭을 조절해 성능과 전력 사이의 균형을 맞출 수 있고, 작은 크기에서도 게이트의 전기적 제어력을 유지하기 유리합니다.

Nature Electronics는 3nm급 GAA 나노시트 기술이 FinFET 이후의 중요한 트랜지스터 구조로 발전하고 있다고 설명합니다. 또한 연구된 차세대 GAA 구조에서는 기존 4nm FinFET 대비 속도와 전력, 면적 측면의 개선 가능성이 보고됐습니다.

삼성전자는 3nm 공정에서 GAA 기반 MBCFET(Multi-Bridge-Channel FET)를 적용했고, TSMC 역시 2nm 공정에서 나노시트 기반 GAA 트랜지스터를 사용하고 있습니다.

5. 2nm 시대: 숫자를 줄이는 것에서 구조를 바꾸는 시대로

현재 반도체 미세공정의 중요한 단계 중 하나가 2nm 세대입니다.

TSMC는 2025년 연례보고서에서 2nm(N2) 기술이 2025년 4분기에 고용량 양산에 들어갔다고 밝혔으며, N2에는 1세대 나노시트 트랜지스터가 적용됐다고 설명했습니다.

Nature Electronics가 소개한 TSMC의 2nm CMOS 플랫폼 역시 GAA 나노시트 트랜지스터를 기반으로 하며, 이전 3nm 세대와 비교해 트랜지스터 밀도와 성능, 전력 효율을 개선하는 방향으로 설계됐습니다.

인텔 역시 GAA 계열인 RibbonFET을 개발했습니다. RibbonFET은 얇은 리본 형태의 채널을 게이트가 사방에서 감싸는 구조로, FinFET보다 채널에 대한 전기적 제어력을 높이는 것을 목표로 합니다. 인텔은 18A 공정에서 RibbonFET과 후면 전력 공급 기술인 PowerVia를 함께 적용하고 있습니다.

여기서 중요한 것은 2nm라는 숫자 자체보다 트랜지스터 구조의 변화입니다.

반도체 미세화는 이제 단순히 평면에서 가로·세로 크기를 줄이는 방식만으로는 충분하지 않습니다. 트랜지스터를 3차원으로 만들고, 게이트의 제어력을 높이고, 전력 공급과 배선 구조까지 바꾸는 방향으로 발전하고 있습니다.

반도체 미세공정의 흐름을 한눈에 보면

마이크로미터 → 100nm → 45nm → 14nm → 7nm → 5nm → 3nm → 2nm

이 숫자의 변화 뒤에는 각각 중요한 기술적 전환점이 있었습니다.

마이크로미터 시대에는 평면형 Planar CMOS가 중심이었다면, 미세화가 진행되면서 FinFET이 등장했고, 3nm와 2nm 세대에서는 GAA 나노시트가 핵심 구조로 자리 잡고 있습니다.

그리고 그 다음 단계에서는 여러 트랜지스터를 수직으로 쌓는 CFET(Complementary FET)​와 2차원 반도체 같은 새로운 기술이 연구되고 있습니다. Nature Portfolio에서도 현재 GAA 이후의 차세대 구조로 CFET과 나노시트, 나노와이어, 새로운 채널 소재 등이 연구되고 있다고 정리합니다.

결국 무어의 법칙을 이어가는 방법은 단순히 숫자를 줄이는 것이 아니라 트랜지스터의 구조와 제조 방법 자체를 혁신하는 것이라고 볼 수 있습니다.

그리고 이 미세화 경쟁은 앞으로 등장할 AI 반도체와도 직접 연결됩니다. 더 많은 트랜지스터를 더 작은 면적에 집적하면서 전력 효율을 높여야 AI 연산에 필요한 엄청난 계산량을 처리할 수 있기 때문입니다.

다음 글에서는 반도체 미세화의 또 다른 핵심 기술인 EUV(극자외선) 리소그래피​가 어떻게 7nm·5nm·3nm·2nm 시대를 가능하게 만들었는지 살펴보겠습니다.

핵심 키워드

반도체 미세공정, 3나노, 2나노, 무어의 법칙, CMOS, FinFET, GAA, 나노시트, 선폭, 게이트 길이, 누설전류, 단채널 효과, 나노미터, AI 반도체

참고문헌

• Gordon E. Moore, “Cramming more components onto integrated circuits”, Electronics, 1965.
• Nature, “Multigate transistors as the future of classical metal–oxide–semiconductor field-effect transistors”, 2011.
• Nature Electronics, “Nanosheet FETs at 3 nm”, 2018.
• Nature Electronics, “The next generation of gate-all-around transistors”, 2023.
• Nature Electronics, “Two nanometre CMOS technology”, 2024.
• TSMC, 2025 Annual Report.
• Samsung Semiconductor, Foundry Logic Node.
• Intel Foundry, Intel 18A / RibbonFET.