10강. 칩렛과 3D 반도체: 더 이상 트랜지스터만 줄이지 않는 이유
칩렛과 3D 반도체
반도체 산업은 오랫동안 하나의 목표를 향해 발전해 왔습니다.
바로 더 작은 트랜지스터를 더 많이 집적하는 것입니다.
1강에서 살펴본 진공관과 트랜지스터의 등장 이후 집적회로가 발전했고, 2강에서는 마이크로미터 수준에서 3nm·2nm 수준으로 이어진 반도체 미세화의 역사를 살펴봤습니다.
3강에서는 실제 반도체가 웨이퍼에서 트랜지스터와 배선으로 만들어지는 과정을 알아봤고, 4강에서는 EUV 리소그래피가 왜 첨단 미세공정에서 중요한지 살펴봤습니다.
5강에서는 평면형 트랜지스터에서 FinFET, GAA 구조로 발전한 이유를 알아봤습니다.
그리고 9강에서는 반도체가 나노미터 수준으로 작아지면서 양자 터널링과 양자구속 같은 물리적 현상까지 고려해야 한다는 점을 살펴봤습니다.
그렇다면 다음 단계는 무엇일까요?
트랜지스터를 계속 작게 만드는 것만으로 충분할까요?
최근 반도체 산업에서는 새로운 방향이 중요해지고 있습니다.
바로 칩렛(Chiplet), 2.5D 패키징, 3D 적층, HBM, 하이브리드 본딩과 같은 첨단 패키징 기술입니다.
이제 반도체의 성능 향상은 단순히 트랜지스터 크기를 줄이는 것만으로 결정되지 않습니다.
여러 개의 칩을 어떻게 연결하고, 얼마나 가까이 배치하며, 얼마나 빠르게 데이터를 주고받을 것인가가 중요한 문제가 되고 있습니다.
무어의 법칙만으로는 충분하지 않은 이유
반도체 산업에서 가장 유명한 법칙 가운데 하나가 무어의 법칙(Moore’s Law)입니다.
인텔의 공동 창업자인 고든 무어는 1965년 발표한 글에서 집적회로에 들어가는 트랜지스터 수가 빠르게 증가해 왔으며 앞으로도 상당 기간 이러한 추세가 이어질 것이라고 전망했습니다.
실제로 반도체 산업은 수십 년 동안 트랜지스터의 집적도를 높이는 방식으로 발전했습니다.
하지만 트랜지스터가 원자 수준에 가까워질수록 단순한 크기 축소에는 여러 가지 문제가 발생합니다.
대표적으로
- 누설전류
- 전력 소비
- 발열
- 제조 비용
- 공정 복잡성
- 수율
- 배선 지연
등이 있습니다.
특히 최신 AI 반도체에서는 트랜지스터의 개수뿐 아니라 메모리와 연산장치 사이에서 데이터를 얼마나 빠르게 이동시키는가가 매우 중요합니다.
AI 모델이 커지면서 GPU와 메모리 사이에서 이동해야 하는 데이터의 양도 급격하게 증가하고 있기 때문입니다.
이러한 상황에서 등장한 중요한 해결책 가운데 하나가 첨단 패키징입니다.
Nature Reviews Electrical Engineering은 향후 컴퓨팅 시스템의 성능 향상에서 고급 집적과 패키징이 중요한 역할을 할 것으로 전망하며, 연결성·전력 공급·냉각·비용까지 시스템 전체를 함께 최적화해야 한다고 설명합니다.
칩렛이란 무엇인가?
칩렛(Chiplet)은 하나의 거대한 칩을 여러 개의 작은 칩으로 나누어 각각 제조한 뒤 하나의 패키지 안에서 연결하는 기술입니다.
기존의 방식에서는 CPU나 GPU와 같은 복잡한 시스템을 하나의 큰 다이에 집적하는 경우가 많았습니다.
이를 흔히 모놀리식 다이(Monolithic Die)라고 부릅니다.
하지만 칩이 너무 커지면 문제가 생깁니다.
웨이퍼 위에서 큰 칩을 만들 경우 작은 결함 하나만 발생해도 전체 칩이 불량이 될 가능성이 있습니다.
반면 칩렛 구조에서는 시스템을 여러 개의 작은 다이로 나눌 수 있습니다.
예를 들어 하나의 패키지 안에
CPU 칩렛 + GPU 칩렛 + I/O 칩렛 + 캐시 칩렛 + 메모리
를 배치하는 식입니다.
각 칩렛을 서로 다른 제조공정으로 만들 수도 있다는 것이 중요한 장점입니다.
CPU 핵심 부분은 최신 미세공정을 사용하고, I/O 회로는 상대적으로 성숙한 공정을 사용하는 식으로 최적화할 수 있습니다.
Nature Electronics는 칩렛 기반 첨단 패키징이 미래 컴퓨팅 시스템에서 중요한 역할을 할 것으로 설명하면서, 서로 다른 기능과 공정의 칩을 하나의 시스템으로 통합하는 이종집적(Heterogeneous Integration)이 중요해지고 있다고 설명합니다.
칩렛의 가장 큰 장점은 무엇일까?
칩렛의 가장 큰 장점 가운데 하나는 설계의 유연성입니다.
하나의 거대한 칩을 매번 새로 설계하는 대신 검증된 칩렛을 조합해 새로운 시스템을 구성할 수 있습니다.
예를 들어 다음과 같은 구조를 생각해 볼 수 있습니다.
CPU 칩렛
↓
GPU 또는 AI 가속기 칩렛
↓
HBM 메모리
↓
I/O 칩렛
↓
네트워크 칩렛
각각의 기능을 독립적으로 개발한 뒤 하나의 패키지로 통합하는 것입니다.
이렇게 하면 제품에 따라 필요한 칩렛의 종류와 개수를 변경할 수도 있습니다.
또한 서로 다른 제조공정과 소재를 조합할 수 있기 때문에 이종집적이라는 장점도 생깁니다.
이러한 이유로 칩렛은 AI 반도체와 고성능 컴퓨팅 분야에서 특히 주목받고 있습니다.
2.5D 패키징이란 무엇인가?
칩렛과 함께 자주 등장하는 개념이 2.5D 패키징입니다.
2.5D라는 이름 때문에 2차원과 3차원의 중간 정도라고 생각하기 쉽지만, 핵심은 인터포저(Interposer)를 이용해 여러 개의 칩을 하나의 패키지 안에서 고밀도로 연결하는 것입니다.
일반적인 PCB보다 훨씬 미세한 배선을 가진 인터포저 위에 여러 개의 칩을 배치합니다.
예를 들어
GPU + GPU + HBM + I/O
를 하나의 실리콘 인터포저 위에 배치할 수 있습니다.
이렇게 하면 칩 사이의 거리가 짧아지고 매우 많은 연결선을 구현할 수 있습니다.
특히 AI 가속기에서는 GPU와 HBM 사이의 높은 데이터 대역폭이 중요하기 때문에 2.5D 패키징이 중요한 기술이 되고 있습니다.
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인터포저는 무엇일까?
인터포저는 쉽게 말하면 칩과 칩 사이를 연결해주는 매우 정밀한 중간 기판입니다.
일반적인 PCB보다 훨씬 미세한 배선을 구현할 수 있기 때문에 여러 개의 칩을 가까운 거리에 배치하면서 많은 데이터를 주고받을 수 있습니다.
특히 실리콘 인터포저는 미세한 배선과 높은 집적도를 구현할 수 있다는 장점이 있습니다.
하지만 2.5D 패키징에도 단점이 있습니다.
인터포저의 크기가 커질수록 제조 난도가 높아지고 비용이 증가할 수 있습니다.
또한 큰 패키지에서는 열과 기계적인 변형 문제도 중요해집니다.
IEEE에서는 2.5D 패키징의 대표적인 문제 가운데 하나로 열·기계적 신뢰성과 워페이지(Warpage) 문제를 다루고 있습니다.
3D 반도체란 무엇인가?
2.5D 패키징이 칩을 옆으로 배치하는 방식이라면 3D 반도체는 칩을 수직 방향으로 쌓는 방식입니다.
쉽게 생각하면 아파트와 비슷합니다.
2차원 반도체는 넓은 땅에 건물을 옆으로 계속 늘리는 방식이라면,
3D 반도체는 같은 면적에서 건물을 위로 쌓는 방식입니다.
따라서 제한된 면적에서 더 많은 기능을 집적할 수 있습니다.
3D 적층에서는
Logic
↓
Memory
↓
Memory
↓
Logic
처럼 서로 다른 기능의 칩을 수직으로 연결할 수 있습니다.
이러한 구조는 칩 사이의 물리적인 거리를 크게 줄일 수 있다는 장점이 있습니다.
Nature Reviews Electrical Engineering은 3D 집적이 로직과 메모리를 수직으로 쌓아 높은 연결 밀도와 에너지 효율을 확보할 수 있는 중요한 차세대 집적 방식이라고 설명합니다.
TSV란 무엇인가?
3D 반도체에서 중요한 기술이 TSV(Through-Silicon Via)입니다.
TSV는 말 그대로 실리콘을 수직으로 관통하는 전기적 연결 통로입니다.
기존의 칩은 주로 옆 방향으로 배선을 연결했습니다.
하지만 칩을 수직으로 쌓으면 위쪽 칩과 아래쪽 칩을 연결해야 합니다.
이때 실리콘을 관통하는 미세한 전극을 만들어 층과 층 사이를 연결합니다.
이것이 TSV입니다.
TSV를 이용하면 수직 방향으로 매우 짧은 데이터 경로를 만들 수 있습니다.
따라서 여러 개의 메모리 다이를 쌓아 높은 대역폭을 구현하는 HBM(High Bandwidth Memory)과 같은 기술에서도 중요한 역할을 합니다.
HBM은 왜 AI 반도체에서 중요할까?
최근 AI 반도체를 이야기할 때 HBM이라는 단어를 자주 볼 수 있습니다.
HBM은 여러 개의 DRAM 다이를 수직으로 적층해 높은 데이터 대역폭을 확보하는 고대역폭 메모리입니다.
AI 가속기에서는 단순히 연산 능력만 높다고 충분하지 않습니다.
GPU나 AI 가속기가 계산을 수행하려면 데이터를 메모리에서 가져와야 합니다.
따라서
연산 속도
와 함께
메모리 대역폭
이 매우 중요합니다.
AI 모델의 크기가 커질수록 메모리에서 가져와야 하는 데이터의 양도 증가합니다.
이 때문에 GPU와 HBM을 가까운 거리에 배치하고 높은 대역폭으로 연결하는 첨단 패키징 기술이 중요해지고 있습니다.
최근 첨단 패키징 연구에서는 AI 가속기, HBM, 칩렛을 하나의 패키지에 통합하는 방향이 중요한 기술 흐름으로 다뤄지고 있습니다.
하이브리드 본딩이란 무엇인가?
3D 반도체가 발전하면서 또 하나의 중요한 기술이 등장했습니다.
바로 하이브리드 본딩(Hybrid Bonding)입니다.
기존에는 칩을 연결할 때 범프나 솔더 같은 연결 구조를 사용하는 경우가 많았습니다.
하지만 연결 구조가 점점 작아지면 기존 방식만으로는 높은 집적도를 확보하기 어려워집니다.
하이브리드 본딩은 금속과 절연체 계면을 정밀하게 직접 접합하는 방식입니다.
이를 통해 매우 작은 피치의 연결을 구현할 수 있습니다.
2024년 Nature Reviews Electrical Engineering에서는 웨이퍼-투-웨이퍼 하이브리드 본딩에서 400nm 수준의 인터커넥트 피치를 구현하는 기술이 소개됐습니다.
이는 매우 중요한 변화입니다.
반도체가 더 이상 단순히 평면 위에서 미세화되는 것이 아니라 수직 방향으로도 얼마나 촘촘하게 연결할 수 있는가가 중요한 기술 경쟁이 되고 있기 때문입니다.
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3D 반도체의 가장 큰 문제는 열이다
3D 반도체에는 매우 중요한 문제가 있습니다.
바로 열 관리(Thermal Management)입니다.
칩을 수직으로 쌓으면 데이터 이동 거리는 짧아집니다.
하지만 동시에 열이 빠져나갈 경로도 복잡해집니다.
특히 AI 가속기처럼 높은 연산량을 처리하는 칩은 많은 전력을 소비하고 열을 발생시킵니다.
여기에 여러 개의 칩을 수직으로 쌓으면 내부에 발생한 열을 외부로 빼내는 것이 어려워질 수 있습니다.
따라서 3D 반도체에서는
전기적 성능
뿐만 아니라
열적 성능
도 함께 설계해야 합니다.
2025년 Nature Reviews Electrical Engineering에서는 3D 적층 집적회로의 열 관리를 위해 열전도성이 높은 소재와 새로운 열 관리 기술이 중요하다고 정리했습니다.
왜 냉각이 중요한가?
반도체에서 온도가 올라가면 여러 가지 문제가 발생할 수 있습니다.
전력 소비가 증가할 수 있고, 소자의 동작 특성이 변할 수 있으며, 장기적인 신뢰성에도 영향을 줄 수 있습니다.
특히 3D 적층 구조에서는 위쪽과 아래쪽의 온도 분포가 서로 다를 수 있습니다.
따라서 단순히 칩 전체의 평균 온도만 측정하는 것보다 칩 내부의 열 분포를 정확하게 예측하고 관리하는 기술이 필요합니다.
앞으로의 3D 반도체 설계에서는 회로 설계자뿐만 아니라
전기공학 + 재료공학 + 열역학 + 기계공학
을 함께 고려하는 것이 중요해질 수 있습니다.
칩렛의 단점은 없을까?
칩렛이 모든 문제를 해결해 주는 것은 아닙니다.
가장 중요한 문제 중 하나는 칩 사이의 연결입니다.
칩렛이 여러 개로 나뉘면 각각의 칩렛 사이에 데이터를 주고받을 수 있는 고속 인터페이스가 필요합니다.
또한 패키징 과정에서 발생할 수 있는 열, 전력 공급, 신호 무결성, 제조 수율, 테스트 문제도 해결해야 합니다.
그리고 여러 개의 칩을 하나로 통합하기 때문에 설계와 검증 과정도 복잡해질 수 있습니다.
따라서 칩렛의 장점을 제대로 활용하려면 칩 설계 단계부터 패키지와 시스템을 함께 고려해야 합니다.
이러한 개념을 STCO(System Technology Co-Optimization)라고 부릅니다.
Nature Reviews Electrical Engineering은 미래의 첨단 집적 기술에서는 회로·아키텍처·패키징·전력·냉각·비용을 함께 최적화해야 한다고 설명합니다.
반도체 산업의 방향이 바뀌고 있다
과거의 반도체 경쟁은 주로
누가 더 작은 트랜지스터를 만드는가
에 초점이 맞춰져 있었습니다.
하지만 이제는 조금씩 질문이 바뀌고 있습니다.
누가 더 효율적으로 여러 개의 칩을 연결하는가?
누가 메모리와 연산장치를 더 가까이 배치하는가?
누가 더 많은 데이터를 더 적은 전력으로 이동시키는가?
누가 발생하는 열을 효과적으로 제거하는가?
이러한 질문에 답하기 위해 등장한 기술이 바로
Chiplet → 2.5D → 3D → HBM → Hybrid Bonding
으로 이어지는 첨단 패키징 기술입니다.
칩렛과 3D 반도체는 AI 시대에 더욱 중요해진다
AI 반도체에서는 대규모 행렬연산을 매우 빠르게 처리해야 합니다.
이를 위해 GPU나 AI 가속기의 연산 성능이 계속 증가하고 있습니다.
하지만 연산 성능만 증가하면 데이터 이동이 병목이 될 수 있습니다.
예를 들어 GPU가 매우 빠르게 계산할 수 있는데 메모리에서 데이터를 가져오는 속도가 느리다면 GPU의 연산 자원을 충분히 활용하기 어렵습니다.
따라서 미래 AI 반도체에서는
연산 칩
HBM
칩렛
고밀도 인터커넥트
첨단 패키징
을 하나의 시스템으로 설계하는 것이 중요해집니다.
이것이 바로 시스템 레벨 반도체 설계로의 변화입니다.
3D 반도체에서 광반도체로
여기서 앞으로의 콘텐츠와도 중요한 연결점이 생깁니다.
칩을 계속 쌓고 연결하면 결국 또 하나의 문제가 발생합니다.
바로 데이터 이동입니다.
전기 신호로 데이터를 이동시키면 배선의 저항과 커패시턴스 때문에 전력과 속도 측면에서 한계가 생길 수 있습니다.
그렇다면 전기 대신 빛으로 데이터를 이동시키면 어떨까요?
이 질문이 바로 다음 단계인 실리콘 포토닉스와 광인터커넥트로 연결됩니다.
그리고 이후에는
실리콘 포토닉스
↓
광인터커넥트
↓
나노레이저
↓
광신경망
↓
광컴퓨팅
↓
AI 반도체
라는 새로운 기술 흐름이 등장합니다.
즉, 이번 10강의 칩렛과 3D 반도체는 앞으로 다룰 광반도체와 AI 반도체를 연결하는 중요한 중간 단계라고 볼 수 있습니다.
10강 핵심 정리
칩렛(Chiplet)
하나의 대형 칩을 여러 개의 작은 다이로 나누고 하나의 패키지 안에서 연결하는 기술입니다.
2.5D 패키징
인터포저 위에 여러 개의 칩을 배치해 고밀도 연결을 구현하는 방식입니다.
3D 적층
여러 개의 반도체 다이를 수직으로 쌓아 집적도를 높이는 기술입니다.
TSV
실리콘을 수직으로 관통하는 전기적 연결 구조입니다.
HBM
여러 개의 메모리 다이를 적층해 높은 메모리 대역폭을 제공하는 기술입니다.
하이브리드 본딩
미세한 금속 및 절연체 계면을 직접 접합해 높은 연결 밀도를 구현하는 기술입니다.
열 관리
3D 반도체에서 성능과 신뢰성을 확보하기 위해 반드시 해결해야 하는 핵심 과제입니다.
마무리
반도체 산업은 오랫동안 트랜지스터를 작게 만드는 방향으로 발전했습니다.
하지만 2nm와 그 이하의 미세공정으로 갈수록 단순한 선폭 축소만으로 성능 향상을 계속하기는 어려워지고 있습니다.
이에 따라 반도체 산업은 새로운 방향으로 확장되고 있습니다.
작게 만드는 기술에서 → 연결하는 기술로
평면에서 → 2.5D로
2.5D에서 → 3D로
발전하고 있는 것입니다.
그리고 AI 시대에는 이러한 변화가 더욱 중요해질 가능성이 높습니다.
AI 반도체는 막대한 양의 데이터를 처리하기 때문에 연산 능력, 메모리 대역폭, 데이터 이동, 전력, 냉각을 동시에 해결해야 하기 때문입니다.
결국 미래의 반도체는 단순히 하나의 거대한 칩이 아니라,
여러 개의 칩렛과 메모리, 고밀도 인터커넥트가 하나의 시스템으로 결합된 형태
로 발전할 가능성이 높습니다.
그리고 이 과정에서 다음 세대의 중요한 기술이 등장합니다.
바로 빛을 이용해 데이터를 이동시키는 실리콘 포토닉스입니다.
다음 11강에서는 지금까지의 전자 기반 반도체에서 한 단계 더 나아가 “레이저는 어떻게 빛을 증폭하는가?”라는 질문을 시작으로 반도체 레이저와 광반도체의 원리를 살펴보겠습니다.
핵심 키워드
칩렛, Chiplet, 2.5D 패키징, 3D 반도체, 3D IC, TSV, HBM, 첨단 패키징, 인터포저, 하이브리드 본딩, 이종집적, 반도체 패키징, AI 반도체, AI 가속기, 메모리 대역폭, 열 관리
참고문헌 및 최신 연구
Nature Electronics
Das Sharma, D. & Mahajan, R. V. Advanced packaging of chiplets for future computing needs. Nature Electronics 7, 425–427 (2024).
Nature Reviews Electrical Engineering
Pal, S., Mallik, A. & Gupta, P. System technology co-optimization for advanced integration. Nature Reviews Electrical Engineering 1, 569–580 (2024).
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Chew, S. A., De Vos, J. & Beyne, E. Wafer-to-wafer hybrid bonding at 400-nm interconnect pitch. Nature Reviews Electrical Engineering 1, 71–72 (2024).
Nature Reviews Electrical Engineering
Jayachandran, D., Sakib, N. U. & Das, S. 3D integration of 2D electronics. Nature Reviews Electrical Engineering 1, 300–316 (2024).
Nature Reviews Electrical Engineering
Woon, W.-Y. et al. Thermal management materials for 3D-stacked integrated circuits. Nature Reviews Electrical Engineering (2025).
유트
